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ADP3110A
OD
V OD_LO
V OD_HI
DRVH
or
DRVL
V PWM_HI
t pdlOD
90%
Figure 2. Output Disable Timing Diagram
t pdhOD
10%
IN
DRVL
t pdlDRVL
90%
2V
t fDRVL
10%
V PWM_LO
10%
90%
t pdhDRVH
t rDRVH
t pdlDRVH
t fDRVH
t rDRVL
DRVH ? SW
90%
90%
10%
2V
10%
t pdhDRVL
SW
Figure 3. Nonoverlap Timing Diagram
12 V
ADP3110A
12 V
Output Enable
PWM in
4
3
2
Vcc
OD
IN
BST
DRVH
SW
DRVL
PGND
1
8
7
5
6
Vout
Figure 4. ADP3110A Example Circuit
http://onsemi.com
6
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